FPGA知识点(不断增加......)
1.FIFO深度计算
对于读写同时进行的FIFO，有一个简便计算深度的公式： FIFO_Depth >= Burst_length -Burst_length* (rd_clk/ wr_clk)*(rd_rate) （其中Burst_length可以认为是连续两个cycle可以写入的数据量） 如：同步fifo,100个cycle可以写入80个数据，10个cycle可以读出8个数据，fifo的深度为：160-160×1×(8/10) = 32
2.latch使用的逻辑门数量
5个，分别是四个与非门，一个非门
3.时序帮助
时钟速率主要影响的是建立时间 Setup Timing，保持时间 Hold Timing 主要和路径延迟有关，保持时间希望组合逻辑路径延迟越大越好，较高的工作电压会减少组合逻辑的延迟，所以希望对 Hold Timing 有帮助的是较低的工作电压，组合逻辑路径延迟更大一点
4.缩写简称
STA ：静态时序分析
5.验证
fork-join 是并行执行的，所以里面的延时就取决于最大的延时
6.不能在module中独立存在的语句块
forever 通常是包含在 initial begin end 中，用来生成时钟，无法单独存在
7.STA和DTA的个人理解
静态时序分析（STA）&
