日期选择器_FPGA逻辑部分Verilog实验-选择器电路
立题简介：
内容：回顾FPGA逻辑部分Verilog实验-选择器电路；
作用：回顾FPGA逻辑部分Verilog实验-选择器电路；
仿真环境：Quartus II 11.0；
日期：2019-03-31；
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立题详解：
本次回顾FPGA逻辑部分Verilog实验-选择器电路，使用“FPGA芯片”为“EP4CE6E22C8”，价格约“15.00RMB/PCS”，“LEs数目”约为“6272”;
PS：逻辑部分主要有5个：“与门”、“或门”、“非门”、“异或门”、“同或门”；
本次介绍为“选择器电路电路”，代码实测可用，简介如下：
i)、“开发环境”：环境为“Quartus II 11.0”；
ii)、FPGA芯片：芯片为“EP4CE6E22C8”，价格约“15.00RMB/PCS”，“LEs数目”约为“6272”;
iii)、“电路描述”：使用电路描述为“组合逻辑电路”；
1、“选择器电路”实际介绍
首先，对“选择器电路”代码而言，功能为：对已有的2个输入，通过“选通控制信号”实现对“输出信号”的“选择控制”，本次仍采用“单一信号描述方式”实验；
原因：之前采用4个LED指示，在RTL级中，视图并不直观，而使用“单一信号描述方式”时，其在RTL级的描述更加简洁；
具体代码如：
module my_mux(a,b,sel,c);
input a,b,sel;
output c;
assign c = (sel) ? a:b;
endmodule
如上所示，特别注意其中的写法为：
其类似于“C/C++”中的“唯一一个三目运算表达式”，即“动作 = 条件? 执行1:执行2”，此处写法为“assign c = (sel) ? a:b;”；这也是“Verilog HDL”与“C/C++”类似的地方；
再次，引脚分配如下：
立题简介： 内容：回顾FPGA逻辑部分Verilog实验-选择器电路； 作用：回顾FPGA逻辑部分Verilog实验-选择器电路； 仿真环境：Quartus II 11.0； 日期：2019-03-31； =====================分割线======================== 立题详解： 本次回顾FPGA逻辑部分Verilog实验-选择器电路，使用“FPGA芯片”为“EP4CE6E22C8”，价格约“15.00RMB/PCS”，“LEs数目”约为“6272”; PS：逻辑部分主要有5个：“与门”、“或门”、“非门”、“异或门”、“同或门”； 本次介绍为“选择器电路电路”，代码实测可用，简介如下： i)、“开发环境”：环境为“Quartus II 11.0”； ii)、FPGA芯片：芯片为“EP4CE6E22C8”，价格约“15.00RMB/PCS”，“LEs数目”约为“6272”; iii)、“电路描述”：使用电路描述为“组合逻辑电路”； 1、“选择器电路”实际介绍 首先，对“选择器电路”代码而言，功能为：对已有的2个输入，通过“选通控制信号”实现对“输出信号”的“选择控制”，本次仍采用“单一信号描述方式”实验； 原因：之前采用4个LED指示，在RTL级中，视图并不直观，而使用“单一信号描述方式”时，其在RTL级的描述更加简洁； 具体代码如： module my_mux(a,b,sel,c); input a,b,sel; output c; assign c = (sel) ? a:b; endmodule 如上所示，特别注意其中的写法为： 其类似于“C/C++”中的“唯一一个三目运算表达式”，即“动作 = 条件? 执行1:执行2”，此处写法为“assign c = (sel) ? a:b;”；这也是“Verilog HDL”与“C/C++”类似的地方； 再次，引脚分配如下：