实验一 运算部件实验：加法器
实验内容：
1. 设计一个全加器
2. 设计一个8位行波进位加法器
实验目的：
1. 熟悉用Quartus II进行逻辑电路设计的方法。
2. 通过8位加法器的设计，掌握行波进位加法器的基本原理。
图形设计原理图：
1.全加器
能对两个1 位二进制数相加并考虑低位来的进位（即相当于3 个1 位二进制数的相加）得到“和”及“进位”的逻辑电路，称之为全加器，其中A和B分别为两个1 位二进制数的输入；Cin 为低位来的进位输入；S 和Cout 分别为相加后形成的“和”及向高位的“进位”输出。
2．8位行波进位加法器
行波进位加法器是把n位全加器串联起来，低位全加器的进位输出连到相邻的高位全加器的进位输入，各位相加是并行的，但其进位信号是由低位向高位逐级传递的，好像行波一样，高位的和要等低位的进位形成后才能确定，最后最高位的进位和符号位的进位进行异或运算，可以得到是否溢出的信息。
仿真结果与分析：
1.全加器
设计原理图：
仿真波形图：
2.8位加法器
设计原理图：
仿真波形图：
结果分析：
出现正溢出是因为：两个正数相加，结果大于机器字长所能表示的最大正数
出现负溢出是因为：两个负数相加，结果小于机器所能表示的最小负数
