Verilog HDL语法学习笔记01——语言要素
一、标识符
verilog HDL中的标识符是由任意字母、数字、$符号和_(下划线)符号的组成的字符序列；
标识符的第一个字符必须是字母或者下划线；
标识符是区分大小写的。
二、注释
/* 第一种形式：可以
扩展至
多行 */
//第二种形式：到本行结束为止
三、格式
格式自由，即语句结构既可以跨越多行编写，也可以在一行内编写。空格（空白行、制表符和空格）没有特殊含义。
verilong HDL是大小写敏感的，大小写不同的标识符是不同的。
四、编译指令
’define指令用于文本替换
‘undef指令取消前面定义的宏
define SIZE 32 //建立一个文本宏替代 wire [WORD:1] Bus; undef WORD //在undef编译指令后，WORD的宏定义不再有效
timescale指令用于定义延时的单位和精度
timescale 1ns/100ps //表示时延单位是1ns,时延精度是100ps
